原厂入驻New

完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>

3天内不再提示

UVM phase - 1

5.0时长 00:07:15·   105人已学习

讲师:William    资深IC验证工程师

UVM phase - 1课程介绍

UVM是Universal Verification Methodology的简称,即通用验证方法学。该课程讲解了用于设计验证的UVM验证方法学的基础知识,是学习UVM的入门课程,为以后深入学习UVM打下基础。通过在课程当中加入实例的方法来逐步的学习搭建UVM测试平台的每一个过程,真正的实现将知识点与实际的代码相结合,使得课程内容直观容易理解。通过对本课程的学习,可以胜任大部分的UVM验证平台的工作。



本课程能给您带来什么?

通过对本课程的学习,可以熟练搭建并使用UVM测试平台,并胜任大部分的UVM验证平台的工作。


适合人群:

  • 本课程适合于从事芯片验证的学生和工程师

  • 参加学习的学员应有一定的System Verilog语言基础

  • 具有System Verilog验证方法学有一定基础的学员可以更轻松的学习该课程。




UVM phase - 1该课程被包含在以下专栏中

SOC/ASIC/FPGA验证方法学3-UVM平台组件

5.0   共8个课时· 105人已学习
¥50.00原价¥80.00

UVM phase - 1专栏课程

+查看更多

UVM phase - 1推荐课程


UVM phase - 1课程评论


课程评分

平均评分
5.00个评分
详细评分
5星
0
4星
0
3星
0
2星
0
1星
0

UVM phase - 1课程评论

评分满意度:
*请输入内容还能输入200字

继续选购立即支付

UVM phase - 1x