半导体工艺的不断发展使得集成电路在集成度和性能方面取得了长足的进步，与此同时，系统复杂程度和工作频率的提高以及各种移动设 备的广泛使用，使得功耗成为芯片设计中继速度和面积后又一关键因素。进入深亚微米、纳米工艺后，出现了很多新的功耗问题，例如漏 电流的迅猛增长引起了一系列新问题的产生，使得低功耗技术研究的重要性越来越突出。低功耗设计及其伴随的电源噪声/电迁移等 已经成为一个关键而且复杂的课题，也成为SoC和高速数模混合设计的重大挑战之一，针对这些挑战，ANSYS提供从RTL-IC版图-封装设计全流程的签核验证方案。

内容提要：

• ANSYS 半导体功耗、噪声、可靠性分析解决整体方案分享

• RTL级低功耗设计分析

• 半导体功耗噪声分析

• 半导体静电击穿分析

• 高速SoC和RFIC电磁串扰分析

• 动态压降引起的时钟抖动分析

嘉宾简介：上海佳研副总经理 王战义

• 长期从事半导体--封装等设计仿真工作，以及Mentor ,Cadence软件技术支持工作，熟悉IC研发和生产流程，以及设计和生产的瓶颈。

• 上海佳研实业有限公司副总经理，目前主要负责佳研实业半导体业务的售前技术支持。

讲师介绍

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